High－NA EUV之争：英特尔与台积电走向两种先进制程路线

“ 随着芯片制程不断逼近物理极限，先进制造竞争正在从单纯的“节点竞赛”，转向晶体管架构、光刻技术、先进封装以及制造生态的综合竞争。
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随着芯片制程不断逼近物理极限，先进制造竞争正在从单纯的“节点竞赛”，转向晶体管架构、光刻技术、先进封装以及制造生态的综合竞争。

过去几年，全球半导体产业围绕3nm、2nm展开竞争，晶体管结构创新、背面供电技术以及设计技术协同优化成为推动芯片性能提升的重要方向。但在晶圆制造环节，光刻技术依然是支撑芯片持续微缩的关键。

作为全球唯一EUV光刻机供应商，ASML正在推动下一代高数值孔径极紫外光刻技术（High-NA EUV）发展。High-NA EUV是在现有EUV技术基础上的升级，目前主流EUV设备采用0.33数值孔径（NA），而High-NA EUV则将NA提升至0.55，可进一步提高光刻分辨率。据报道，High-NA EUV相比传统EUV可实现约1.7倍分辨率提升，并有望减少部分关键层的多重曝光需求。

不过，High-NA EUV目前正处于从研发验证迈向商业化量产导入的关键阶段。面对这一下一代制造技术，英特尔与台积电选择了不同路径：英特尔希望通过提前布局High-NA EUV重新建立先进制程优势；台积电则继续优化现有EUV体系，通过晶体管架构创新、工艺优化以及成熟量产能力维持竞争力。

两家公司不同选择背后，并非简单的技术路线之争，而是先进制造企业在技术演进与商业化效率之间做出的不同选择。

英特尔押注High-NA EUV，希望重新建立制造优势

在High-NA EUV布局方面，英特尔是目前全球最积极的芯片制造企业之一。

根据英特尔官方资料，英特尔已成为ASML商业High-NA EUV系统的首批用户，并部署了TWINSCAN EXE:5000设备。2026年，英特尔进一步实现了High-NA EUV在量产环节的应用，成为首家采用High-NA EUV技术生产高性能逻辑芯片的企业。

ASML表示，Intel Foundry已在部分Intel 18A（1.8nm）产品层采用High-NA EUV技术进行高量产制造验证，其中Panther Lake处理器部分关键层已经完成High-NA EUV与传统EUV平台双重认证，并实现向客户出货。

这一进展意味着，High-NA EUV已经不再停留于实验验证阶段，而是开始进入先进制程实际制造流程。不过，目前英特尔并非在所有Intel 18A层全面采用High-NA EUV，而是根据制造收益选择性导入。

对于英特尔而言，High-NA EUV的重要意义不仅在于提升光刻能力，更关系到其重返先进制造竞争的战略目标。

过去多年，英特尔长期保持着全球先进制造领先地位，但由于在10nm、7nm节点推进过程中遭遇挑战，其制程优势逐渐被台积电赶超。随着AI、高性能计算等市场快速增长，先进晶圆代工的重要性进一步提升，英特尔开始通过Intel Foundry战略重新布局制造业务。

其中，Intel 18A被视为公司重返先进制程竞争的重要节点。Intel 18A采用RibbonFET全环绕栅极晶体管（GAA）架构，并引入PowerVia背面供电技术，希望通过晶体管结构和供电方式创新提升性能和能效。目前，基于Intel 18A打造的Panther Lake客户端处理器已经进入量产推进阶段，面向数据中心市场的Xeon 6+（Clearwater Forest）也采用Intel 18A制造。对于英特尔而言，Intel 18A承担的是“重新证明制造能力”的任务，而下一代Intel 14A（1.4nm）则承担进一步建立技术领先的目标。

英特尔预计将在Intel 14A节点进一步扩大High-NA EUV应用范围，希望利用下一代光刻技术降低关键层制造复杂度，并提升先进节点竞争力，Intel 14A目前仍处于研发、客户验证以及产能规划阶段。英特尔也更加谨慎地推进Intel 14A投资，希望根据客户需求决定后续产能扩张节奏。

因此，从英特尔路线来看，其战略路径已经逐渐清晰：Intel 18A负责证明Intel Foundry具备先进制程量产能力，Intel 14A则希望借助High-NA EUV进一步挑战下一代先进制造。

台积电为何选择继续优化现有EUV？

与英特尔积极推进High-NA EUV不同，台积电选择了一条更加注重技术成熟度和制造经济性的路径。不过，这并不意味着台积电放缓推进先进制程，而是希望通过晶体管架构创新、工艺优化以及设计技术协同等方式，延续现有技术体系的竞争力。

目前，台积电正在推进N2（2nm）制程量产，并采用纳米片晶体管（Nanosheet）架构，这是其继FinFET之后的重要晶体管结构升级。同时，台积电后续A16（1.6nm）节点还将引入背面供电技术，通过优化供电效率以及设计协同进一步提升芯片性能。

这些技术路线表明，先进制程性能提升并不完全依赖光刻分辨率的提升。通过晶体管结构、电源架构以及设计技术优化，晶圆厂同样能够实现性能和芯片密度的提升。

因此，在A16以及后续先进节点中，台积电并未急于将High-NA EUV投入大规模量产，而是继续挖掘现有0.33 NA EUV平台的潜力。具体来看，台积电正在通过掩模版优化、光刻胶改进、Overlay控制、计算光刻、工艺优化以及设计技术协同优化等方式，提高现有EUV体系的制造效率。

除了技术路径选择，经济性也是台积电评估High-NA EUV的重要因素。

High-NA EUV设备成本明显高于传统EUV，同时需要新的材料、检测以及制造生态支持。此外，High-NA EUV采用非等倍投影光学设计，使曝光视野约缩小至传统EUV的一半。对于GPU、AI加速器等大型芯片而言，曝光面积缩小可能增加制造复杂度，甚至需要通过图形拼接方式完成制造。与此同时，High-NA EUV在景深控制、光刻胶性能、掩模版制造、检测测量以及良率提升等方面，也仍需要进一步成熟。

2026年第二季度法人说明会上，台积电董事长兼CEO魏哲家进一步回应了High-NA EUV导入计划。魏哲家表示，High-NA EUV设备具备较好的技术性能，但是否用于大规模生产，不能只看技术表现，还需要综合评估设备成本、技术成熟度，以及曝光视野缩小后对制造流程的影响。

他表示，台积电目前仍与ASML保持合作，推动High-NA EUV设备成本下降以及技术成熟度改善，最终将根据成本效益决定导入时间。

对于台积电而言，关键问题并不是能否获得High-NA EUV设备，而是该技术能否带来足够明显的制造收益。作为全球最大的晶圆代工企业，台积电服务苹果、英伟达、AMD等众多客户。先进制程不仅需要技术领先，更需要在大规模量产中实现良率、成本和交付能力的平衡。

因此，在现阶段，如果N2、A16等节点结合GAA晶体管、背面供电以及Low-NA EUV优化，仍能够满足客户需求，那么台积电延后导入High-NA EUV可能是更符合其商业逻辑的选择。

High-NA EUV时代，产业链将迎来哪些变化？

High-NA EUV的发展，首先将推动先进光刻设备产业升级。

目前，ASML是全球唯一EUV光刻设备供应商，也是High-NA EUV技术的主要推动者。随着英特尔、台积电等先进制造企业持续布局，ASML在先进制程设备领域的重要性仍将进一步提升。

与此同时，High-NA EUV也将推动相关配套产业升级。

由于制造精度进一步提高，掩模版、光刻胶、检测设备以及测量设备等环节都需要同步发展。未来先进制造竞争，不仅是晶圆厂之间的竞争，也将是整个供应链体系能力的竞争。

此外，EUV技术的应用范围也正在从先进逻辑芯片向存储领域延伸。

过去，EUV主要应用于先进逻辑制造，包括台积电、三星、英特尔等企业。随着DRAM持续微缩，存储厂商同样开始关注先进光刻技术。

目前，三星、SK海力士已经在先进存储制造中推进EUV相关应用。同时，南亚科新厂规划布局先进DRAM制造，并规划采用EUV光刻设备；华邦电未来先进制程规划中，也涉及EUV技术导入。

这意味着，EUV竞争正在从逻辑芯片制造进一步扩展至存储领域。随着AI服务器、高性能计算需求持续增长，高端DRAM以及HBM等产品对于先进制造能力的需求也将不断提升。

结语：High-NA EUV不是终点，而是先进制造新阶段的起点

High-NA EUV代表的不只是一次光刻设备升级，更体现了先进制造竞争逻辑的变化：英特尔希望通过提前布局下一代光刻技术，在先进制程竞争中寻找新的突破口；台积电则依靠成熟制造体系、晶体管创新以及工艺优化，延续自身领先优势。

未来先进制程竞争，或许不会由单一技术决定胜负，而是取决于企业能否在技术突破与商业化效率之间找到最佳平衡。

对于全球芯片制造企业而言，真正的竞争并不是谁最早采用某一项技术，而是谁能够将技术优势转化为稳定、高效且具备商业价值的制造能力。