当“芯片底片”换成12英寸：全球光掩模重构中的国产机会

“ 台积电、三星、英特尔承诺，推动High-NA EUV及光掩模从6英寸升级至12英寸：三星2028年用于DRAM量产，台积电2030年导入，2031年建12英寸掩膜试点线。更大掩模可消除约30%拼接损耗，令吞吐量提升约40%。机构预测2031年全球光掩模市场达79.2亿美元。
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台积电、三星、英特尔承诺，推动High-NA EUV及光掩模从6英寸升级至12英寸：三星2028年用于DRAM量产，台积电2030年导入，2031年建12英寸掩膜试点线。更大掩模可消除约30%拼接损耗，令吞吐量提升约40%。机构预测2031年全球光掩模市场达79.2亿美元。

被打破的规格铁律

2026年9月8日，荷兰光刻机巨头与台积电、三星、英特尔共同发起产业合作，推动High-NA EUV所用掩膜从传统6英寸（6×6英寸）过渡至12英寸（6×12英寸），以提升机台生产效率、降低制造成本，化解现有方案的"半场"拼接问题。这是沿用数十年的6英寸光掩模标准第一次迎来设备商与三大头部客户共同背书的系统性升级。

光掩模是光刻工艺的"母版"，业内俗称"芯片底片"：芯片版图通常由十几层到数十层图形组成，每层都需借助掩模版经光刻转移到晶圆上，其品质直接决定芯片精度与良率。在晶圆制造材料体系中，光掩模占比约13%。据SEMI数据，2025年全球光掩模市场规模为59亿美元，预计2026年增至62亿美元。

规格跃迁的直接推手是High-NA EUV带来的光学变革。新一代High-NA EUV将投影物镜数值孔径从0.33提升至0.55，成像分辨率可达8纳米半周期及以下。但更高的NA也令单次曝光视场缩水：在6×6英寸掩膜方案下，单芯片最大曝光面积近乎减半，面积庞大的AI芯片必须经两次曝光"拼接"成形，由此带来约30%的吞吐量损失。6×12英寸掩膜则可在一次曝光中实现26×33毫米的完整视场，从物理上消除拼接环节。更大尺寸光掩模有望将High-NA EUV设备吞吐量提升约40%，同时简化芯片设计流程。

三巨头路线图：从观望到集体下注

英特尔是最早下注的先行者，目前拥有两台Twinscan EXE：5000原型机和至少一台EXE：5200B量产机型，牵头推动大尺寸掩膜方案已超过三年。2026年9月8日，英特尔宣布其High-NA EUV设备累计处理的300毫米晶圆突破100万片——距首台设备完成组装不到两年半，超过其他所有用户总和；2025年2月，这一数字尚只有约3万片。今年7月，英特尔成为全球首家实现High-NA EUV逻辑芯片大规模出货的企业：Intel 18A部分工艺层完成双重认证，良率达到现有NXE平台水平，并已用于生产Panther Lake处理器。

三星则押注存储：此前其态度同样谨慎，曾预估到2030年前后、在1纳米级逻辑节点上才量产导入High-NA EUV；最新口径明显转进，确认2028年将High-NA EUV用于先进DRAM大规模生产，并与产业伙伴共同开发所需的光掩模技术及配套基础设施。此前，三星已在华城园区部署首台研发用EXE：5000，并于2026年上半年投资约1.1万亿韩元追加两台EXE：5200B——NA提升至0.55，分辨率较前代提升约1.7倍，单台约5500亿韩元。

台积电的转变最具风向标意义：此前因设备成本与生产效率的权衡，其对High-NA EUV量产导入相对谨慎，一度被曝暂缓采购。最新规划呈"三步走"——自2030年起采用基于现有6英寸掩膜的High-NA EUV系统；在2031年前建成12英寸掩膜试点线；到2033年将12英寸掩膜与High-NA EUV结合导入先进制程量产。

集体表态背后是交付节奏的确认：三大客户都将在今年年底前收到High-NA EUV设备；截至2026年9月初，其机队已累计曝光超135万片晶圆，10台在4家客户处投运。

【图表：High-NA EUV量产导入时间线】

从时间线看，产业将按"存储先行、逻辑跟进、掩模规格分代切换"的节奏推进，真正改动行业地基的12英寸掩膜要到2033年才进入量产周期。

从分辨率竞赛到经济性竞赛

High-NA EUV的核心价值不止于分辨率：光刻机巨头明确，High-NA关乎工艺简化而非仅是成像精度，有望以更少曝光次数印制复杂图案，降低线路图案化成本。该公司管理层预计，AI热潮将推动未来数年全球芯片销售额每年增长约20%，需要采用High-NA EUV的芯片层数将继续增加。设备端进展也在提速：在2026年9月初的SEMICON Taiwan论坛上，EXE：5200B被披露已达每小时135片的量产规格，未来将提升至180片以上；机队可用率已达84%，2026年底预计达90%，远期迈向93%。

但经济性账本并不轻松。单台High-NA EUV价格最高可达4亿美元，约为现有EUV系统的两倍。ASML同时提醒，实际导入仍取决于设备可用性、掩模基础设施、光刻胶性能、缺陷控制与客户特定的工艺经济性。更关键的细节是：按现有路线图，2033年前后及之后推出的High-NA EUV设备仍以6×6英寸掩膜和拼接方案为设计基础，现有设备能否改造支持12英寸掩膜，英特尔未确认。这意味着12英寸掩膜的量产导入实质上对应2033年之后的下一代设备世代，2031年试点线验证的将是整套新规格的可行性。

【图表：EXE：5200B吞吐量与机队可用率】

吞吐量与可用率的爬坡，是High-NA从"研发工具"转向"量产主力"的先行指标：只有产出与可用率逼近现有平台水平，单价最高4亿美元的设备在经济上才成立。

掩模生态重构：市场、格局与门槛

从总量看，Mordor Intelligence预计全球光掩模市场规模将从2025年的60.8亿美元增至2026年的63.5亿美元，并在2031年达到79.2亿美元，2026至2031年复合增速为4.48%。各机构统计口径差异较大：Stratistics MRC预计2026年全球先进光掩模市场达92.4亿美元，2034年增至272.9亿美元；Omdia预计2025年显示用光掩模市场将创纪录地达到1500亿日元。

【图表：全球光掩模市场规模及预测】

从图表可见，市场整体呈稳健增长态势，但先进制程掩模的增速显著高于行业平均，增量正加速向高端集中。结构性变化更值得关注：全球光掩模市场中，芯片厂自制约占6成，专业厂商外销约占4成；EUV时代最尖端掩模转向晶圆厂内制，外销重心落在传统制程——DNP基于SEMI数据推算，2020年至2027年外销市场年均增速约8.13%，2027年外销规模较2023年增长40%、达到26.65亿美元。格局上，前三大厂商合计占据过半份额，28纳米以下先进制程及EUV掩膜由美国Photronics、日本DNP、Toppan、HOYA等主导。

围绕High-NA与1纳米节点，掩模供应链已提前卡位。DNP与imec合作开发出面向1纳米级逻辑芯片的光掩膜，可支持高NA EUV，计划最早2027年度为Rapidus量产2纳米掩膜；Toppan旗下Tekscend Photomask与美国IBM签订为期5年的2纳米以后光掩膜共同开发合同；韩国S&S Tech的EUV空白掩膜也已接近获得三星批准使用。一旦掩模规格切换到12英寸，空白基板、写入设备、检测计量、保护膜与清洗等环节都需要整体重构，堪称继EUV之后掩模生态最大规模的再投资窗口。

中国产业链的位置与窗口

对中国光掩模产业而言，这场规格跃迁既是追赶标杆，也划定了时间窗口。国内企业在平板显示掩膜版领域已形成清溢光电、路维光电“双龙头”格局，但28纳米及以下逻辑制程、高端存储与EUV配套的高精度掩膜版仍由Tekscend（原Toppan）、DNP、Photronics等海外巨头主导，中国半导体掩膜版整体国产化率仅约10%，28纳米及以下高端环节不足3%。追赶正在加速：路维光电28纳米制程研发突破已于2026年3月首次公开亮相，40纳米进入试产、90纳米送样验证；清溢光电90纳米进入关键量产阶段、28纳米产线在建，龙图光罩65纳米送样验证，冠石科技28纳米产线设备全部到位。行业研究认为，国产替代正由“份额提升”走向“能力补位”，需要在电子束光刻、OPC光学修正、相移掩膜、缺陷检测修复与上游空白掩膜基板等环节协同攻关。12英寸掩膜引发的全球生态重建，客观上为新进入者提供了回到相近起跑线的时间窗口，前提是空白基板、掩模写入与检测设备等上游能力同步突破。

结语

从6英寸到12英寸，表面是掩模尺寸的放大，实质是光刻产业对"分辨率换经济性"逻辑的一次公开校准：当High-NA EUV以最高4亿美元的单台成本入场，拼接损耗就必须被系统性消除，否则先进制程的成本曲线难以维系。2028年三星DRAM量产、2030年台积电导入、2031年试点线、2033年12英寸方案量产——这条时间表既是三方技术共识，也是对整个掩模供应链的投资动员令。对供应链上的每一家企业而言，真正的考题已不是"要不要跟进12英寸"，而是"能否在2033年前完成卡位"。