详解 Cascode SiC JFET 在 LLC 拓扑中的应用：硬件实测与验证

“ 为演示高频 LLC 设计概念，并展示外加 Cds对初级侧 dv/dt 及功率损耗的影响，本期将基于一套特别设计的硬件测试平台展示实测结果，以排除 LLC 变换器次级侧的各种影响因素。
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为演示高频 LLC 设计概念，并展示外加 Cds对初级侧 dv/dt 及功率损耗的影响，本期将基于一套特别设计的硬件测试平台展示实测结果，以排除 LLC 变换器次级侧的各种影响因素。

测试结果

该测试平台原理图如图 1 所示。它是一个无负载的半桥（HB）谐振变换器，在死区时间要求和初级侧器件开关损耗方面，等效于工作在谐振频率附近或以下的 LLC 变换器。通过采用不同的电感值（ Lm），可以获得不同的开关电流，以此仿真 LLC 变换器设计中隔离变压器不同的励磁电感。对于工作在高于谐振频率的情况，可将励磁电流峰值（ Im_pk）增大到超出正常设计范围的水平，从而将负载电流对初级侧开关的影响纳入考量。针对每个器件，其栅极驱动电压和导通/关断电阻均经过调整，以确保在测试的最小开关电流与 75 ns 死区时间下实现 ZVS。本测试的栅极驱动电路参数如下所列。

Vgs= 0 V ~ 12 V

Rgon= Rgoff= 5 Ω

图1. 无负载 LLC 变换器的硬件仿真。本设置仅考虑 Lm 电流。

本测试中无负载电流（简化波形中的 Ir）

图 2 展示了典型的 CJFET 工作波形。这些波形是在直流输入电压为 400 V、死区时间设置为 75 ns、开关频率设置为约 990 kHz 的条件下捕获的。测试采用 5 µH 的电感，将励磁电流峰值（ Im_pk ）设定为 10 A。由于开关电流较低，本次初步测试未使用外部 Cds。波形表明，CJFET（型号：NTBT023N075CJ4，TOLT 封装）适用于开关频率在 1 MHz 范围内的 LLC 变换器初级侧。当励磁电流设计为 10 A 左右时，ZVS 可维持并留有充足的裕量。

图2. 无负载LLC电路的典型波形，开关电流Isw设置为10 A。

Fsw= 990 kHz，Tdt= 75 ns，Vdc= 400 V

图 3 是图 2 中关断瞬态波形的局部放大图。实测 Vds的 dv/dt 为 31.4 V/ns。在功率回路电感经过优化设计且电路处于稳态运行的情况下，该 dv/dt不应引起开关瞬态问题。

图 3. 图 2 关断瞬态的放大视图

在固定开关频率下，本测试中的不同 Lm会产生不同的开关电流 Isw。测量不同 Isw下流入测试电路的总输入功率，如图 4 显示。该总损耗涵盖了功率电路中的所有损耗，包括电感绕组损耗、PCB 寄生电阻（ESR）损耗以及器件损耗（导通损耗与开关损耗），但不包含 LLC 变换器中由负载电流引起的损耗。正如预期，总损耗随开关电流的增大而升高。

图 4. 不同开关电流（Im_pk，励磁电流峰值）下的总功率损耗。

Fsw = 990 kHz, Tdt = 75 ns, and Vdc = 400 V

这些损耗大部分是由所用电感的等效串联电阻（ESR）引起的，在本次测试中，这些 ESR 的阻值在几百毫欧的级别。和所有高频磁性元件设计一样，在 1 MHz 这个频段，绕组的 ESR 影响非常显著。因此，如何降低绕组 ESR 以优化铜损，一直是所有高频 LLC 设计中的一大挑战。

接下来的测试是在 1 MHz 频段下运行，并外接缓冲电容（Cds）。在本次测试中，每个开关都并联了一个 220 pF 的电容。同时，谐振回路换用了一只 4 µH 的利兹线空心电感，以产生约 12 A 的开关电流。关键波形如图 5 所示。结果表明，虽然引入了外部缓冲电容，但在稍大开关电流的支持下，系统依然获得了非常充裕的死区时间裕量。

图 5. 在 CJFET 并联 220 pF C-snubber 并以 1 MHz 运行时的波形，

开关电流 Isw 设置为 12 A，Fsw = 990 kHz，Tdt = 75 ns，Vdc = 400 V

在第三次测试中，仍采用相同的 4 µH 利兹线电感，开关频率设定为 400 kHz；Vdc从 250 V 变为 425 V，以获取不同的开关电流。同时，对总输入功率与开关节点的 dv/dt 进行了测量。

图 6 展示了在 400 kHz 开关频率下使用和不使用 220 pF Cds 时的 dv/dt 对比。220 pF Cds 将 dv/dt 降低了约一半。这显示了使用缓冲电容 Cds 控制关断 dv/dt 的效果。

图 6. 使用和不使用外部 Cds 时的 dv/dt 对比。

Vdc = 400 V，Fsw = 400 kHz，Tdt = 75 ns

图 7 展示了使用与不使用 220 pF Cds 时的总功率损耗对比情况。结果表明，引入 220 pF 缓冲电容（C-snubber）后，系统的总损耗有所降低，这一结果与第 4 节的电路分析相吻合。当开关电流较小（约 20 A）时，两者的损耗差异并不显著；但随着开关电流的增大，这种差异变得愈发明显。在开关电流达到较高水平（约 36 A）时，损耗差值可达约 10 W。

图 7. 使用和不使用外部 Cds 时的总功率损耗对比。

Vdc = 400 V，Fsw = 400 kHz，Tdt = 75 ns

结论

CJFET 具备高耐压能力、低导通损耗和快速开关特性，使其成为高压高频 LLC 谐振变换器初级侧的理想选择。在过谐振工作模式下（开关电流较高），关断 dv/dt 可能过高，从而引发过冲、振荡和 EMI 问题。并联电容缓冲电路（C-snubber）是一种简单、有效且低损耗的方法，能够抑制 dv/dt 并优化总损耗，且其在死区时间或开关电流方面的折衷是可控的。通过合理的器件选型与电路布局，可以在提升系统整体效率的同时，增强系统的稳健性。